이번엔 '반도체 패키징' 경쟁..삼성·TSMC·인텔, 기술 개발 속도전

반도체 미세화 공정 물리적 한계 부딪혀
제품 차별화 방법으로 패키징 기술 주목
인텔, 前공정부터 적용하는 패키징 기술 발표
TSMC는 日 손잡고, 삼성은 결합 칩 늘린다
시장 규모 매년 5% 성장, 새 먹거리로 각광

로직 칩과 고대역폭 메모리가 결합된 반도체 패키징 모습. /삼성전자 제공

반도체 패키징 시장을 차지하기 위한 업체 간 기술 경쟁이 고조되고 있다. 반도체 미세화 공정이 물리적 한계에 부딪히면서 제품을 차별화하는 방법으로 패키징 기술이 주목받고 있기 때문이다.

반도체 패키징은 반도체를 포장하고 전기선을 외부로 연결하는 작업이다. 그동안 반도체 패키징은 완성된 반도체를 보호하고 문제 없이 작동시키는 보조적인 공정으로 인식됐다. 하지만 반도체 제조 기술이 수년 내 물리적 한계에 봉착할 것으로 전망되면서 패키징 기술의 중요성이 강조되고 있다.

22일 반도체 업계에 따르면 인텔은 오는 26일 글로벌 전략 발표회를 열고 차세대 반도체 패키징 로드맵을 공개한다. 인텔은 지난 2019년 중앙처리장치(CPU), 그래픽처리장치(GPU), 메모리칩 등 핵심 칩을 하나로 모아 쌓는 패키징 기술을 선보인 바 있다.

인텔은 이번 발표회에서 패키징 기판와 면적을 줄이는 동시에 전송 속도를 높이는 차세대 기술 개발 계획을 발표할 전망이다. 완성된 반도체를 단순히 패키징하는 기술이 아닌 웨이퍼에 회로를 그리는 ‘전(前)공정’ 단계에서부터 패키징 기술을 적용하는 방식이 유력하다.

패키징 기술 개발에 가장 적극적인 곳은 전 세계 1위 반도체 파운드리(위탁생산) 업체 TSMC다. TSMC의 패키징 기술은 세계 최고 수준으로 알려져 있다. 패키징 사업을 확대하기 위해 회사는 일본에 패키징 공장을 건설할 계획이다.

삼성전자가 지난 5월 선보인 차세대 반도체 패키징 기술 I-Cube4 모습. /삼성전자 제공

TSMC는 현재 5㎚(나노미터·10억분의 1ｍ) 공정 양산을 위한 패키징 기술을 개발 중으로, 양산에 성공할 경우 5㎚ 공정이 적용된 세계 최초 패키징 기술이 된다. 이를 위해 TSMC는 패키징 기판 1위 업체인 일본 이비덴과의 협력을 강화하고 있다. 패키징 분야에서 기술 격차를 더욱 벌려나가겠다는 전략이다.

삼성전자도 패키징 공정의 중요성에 맞춰 기술 개발에 속도를 올리고 있다. 삼성전자는 연산가능(로직) 칩과 고대역폭 메모리(HBM)를 결합한 제품의 수요가 늘어날 것으로 판단, 차세대 패키징 기술 개발에 집중하고 있다.

삼성전자는 결합 가능한 칩의 숫자를 늘리는 연구와 함께 패키징의 두께·전력 손실을 줄이는 기술을 개발 중이다. 삼성전자는 현재까지 패키징과 관련된 투자 계획을 밝히지 않았지만, 미국에 신설할 파운드리 공장에 패키징 생산시설을 포함할 것으로 예상된다.

패키징 시장 규모는 매년 5%씩 성장하면서 반도체 시장의 새로운 먹거리로 자리 잡고 있다. 시장조사업체 가트너에 따르면 전 세계 패키징 시장은 지난해 488억달러(약 55억원)에서 올해 512억달러(약 57조원), 2023년 574억달러(약 64조원)로 성장할 전망이다.

반도체 업계 관계자는 “패키징 기술은 전공정과 비교하면 기술 난이도가 낮지만 반도체 미세화 공정이 한계에 달한 만큼 중요성은 더욱 높아지고 있다”라며 “패키징 시장을 선점하기 위한 업체 간 경쟁이 더욱 치열해질 전망이다”라고 했다.

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