삼성 얕보던 대만 반도체 코 납작? '3나노' 기술 얼마나 대단하길래 [비즈360]

5나노 공정보다 칩 면적은 35% 줄이면서 성능 15% 개선

[헤럴드경제=김지헌 기자] “삼성전자가 단기적으로 TSMC를 따라잡을 가능성은 없다. 이길 가능성이 거의 없는 일에 도박을 할 이유가 없다.”

최근까지도 대만의 한 언론은 삼성전자가 글로벌 1위 파운드리(반도체 칩 위탁생산) 기업인 대만의 TSMC를 절대로 따라잡을 수 없을 것이라고 공언했다. 그러나 최근 삼성전자가 TSMC보다 앞서 3나노미터(㎚=10억분의 1ｍ) 공정 양산을 본격화하며, TSMC의 아성을 무너뜨릴 추격의 발판을 마련했다는 분석이 제기돼 주목된다.

26일 삼성전자에 따르면 올해 상반기 중 양산하기로 했던 3나노 공정 계획이 예정대로 차질 없이 진행 중이다.

앞서 삼성전자는 올해 1분기 콘퍼런스콜 당시 “(2분기에) 파운드리는 3나노 공정을 세계 최초로 양산해 기술 리더십을 제고하는 한편, 미주와 유럽 등 글로벌 고객사 공급 확대에 주력하겠다”고 밝힌 바 있다.

삼성전자는 3나노 반도체 공정 작업을 본격화하기 위해 차세대 게이트올어라운드(GAA) 기술을 도입했다.

GAA 구조의 트랜지스터는 전류가 흐르는 채널 4개 면(위·아래·좌·우)을 게이트가 둘러싸고 있어 전류의 흐름을 보다 세밀하게 조정할 수 있다. GAA를 적용하면 5~10나노 당시 기존 첨단 반도체에 쓰이던 공정 기술(핀펫)보다 트랜지스터를 소형화하는 과정에서 겪는 노광 기술의 한계나 작아진 반도체 소자에서 발생할 수 있는 발열이나 전류 누설 같은 근본적인 문제를 해결할 수 있다.

GAA구조는 전류가 흐르는 통로인 원통형 채널(Channel) 4면 전체를 게이트(Gate)가 둘러싸고 있다. 총 3면을 감싸는 지느러미(핀펫) 구조 대비 전류 흐름을 보다 세밀하게 제어할 수 있다. [삼성전자 제공]

3나노 공정으로 제작된 반도체는 5나노 공정보다 칩 면적은 35% 줄이면서 성능과 배터리 효율은 각각 15%, 30% 개선된 것으로 평가된다. 이런 이유로 지난달 미국 조 바이든 대통령이 방한 당시 GAA 기반 3나노 시제품에 서명하도록 하며 대외에 기술력을 삼성 측이 알린 것으로 전해진다.

앞서 삼성전자는 올해 상반기 내 대만의 TSMC보다 먼저 3나노 양산을 시작하겠다는 목표를 제시한 바 있다. 경쟁사인 TSMC는 올해 하반기에 3나노 반도체를 양산할 계획이라고 전했다.

삼성전자가 3나노 양산을 통해 TSMC보다 앞선 기술력 확보를 증명하면서, 파운드리 업계에도 지각변동이 일어날 것으로 업계는 내다보고 있다. 최근 파운드리 시장에서 삼성전자는 TSMC와 점유율 격차가 더 벌어졌다는 조사결과가 발표된 가운데, 삼성이 새로운 전기를 마련할 가능성이 있다는 분석이다.

대만 시장조사업체 트렌드포스에 따르면 삼성전자의 시장 점유율은 지난해 4분기 18.3%에서 올해 1분기 16.3%로, 2%포인트 가량 하락했다. 반면 TSMC는 같은 기간 시장 점유율이 52.1%에서 53.6%로 증가했다. 지난해 4분기에 33.8%포인트 수준이던 두 회사의 점유율 격차가 올해 1분기 37.3%포인트로 더 벌어진 것이다.

업계 관계자는 “삼성이 글로벌 대형 고객사들의 제품을 다수 위탁받는 새로운 전환점을 맞을지 주목된다”고 평가했다.

raw@heraldcorp.com